CPLDレジスタの詳細について、以下に示します。
E.2.1. Ext Interrupt Status Register0 (0xA800 0000)
Ext Interrupt Status Register0 は、IRQ3、IRQ4、IRQ5、IRQ6、IRQ7からの割り込みの監視およびクリアを行ないます。
表E.2 Ext Interrupt Status Register0
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | IRQ7 | IRQ6 | IRQ5 | IRQ4 | IRQ3 | | | |
Write |
RESET | 0 | 0 | 0 | 0 | 0 | - | - | - |
表E.3 Ext Interrupt Status Register0 Description
Bits | Field | Description |
---|
7 | IRQ7 |
Read
マスク処理前の割り込みの状態を確認できます。
1 : 割り込みあり
0 : 割り込みなし
Write
1 : 割り込み要因クリア(割り込みをEDGEに設定している場合)
|
6 | IRQ6 |
5 | IRQ5 |
4 | IRQ4 |
3 | IRQ3 |
2:0 | Reserved | |
E.2.2. Ext Interrupt Status Register1 (0xA800 0001)
Ext Interrupt Status Register1 は、IRQ9、IRQ10、IRQ11、IRQ12、IRQ14、IRQ15からの割り込みの監視およびクリアを行ないます。
表E.4 Ext Interrupt Status Register1
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | IRQ15 | IRQ14 | | IRQ12 | IRQ11 | IRQ10 | IRQ9 | |
Write |
RESET | 0 | 0 | - | 0 | 0 | 0 | 0 | - |
表E.5 Ext Interrupt Status Register1 Description
Bits | Field | Description |
---|
7 | IRQ15 |
Read
マスク処理前の割り込みの状態を確認できます。
1 : 割り込みあり
0 : 割り込みなし
Write
1 : 割り込み要因クリア(割り込みをEDGEに設定している場合)
|
6 | IRQ14 |
5 | Reserved | |
4 | IRQ12 |
Read
マスク処理前の割り込みの状態を確認できます。
1 : 割り込みあり
0 : 割り込みなし
Write
1 : 割り込み要因クリア(割り込みをEDGEに設定している場合)
|
3 | IRQ11 |
2 | IRQ10 |
1 | IRQ9 |
0 | Reserved | |
E.2.3. Ext Interrupt Mask Register0 (0xA800 0002)
Ext Interrupt Mask Register0 は、IRQ3、IRQ4、IRQ5、IRQ6、IRQ7からの割り込みの有効、無効を設定します。
表E.6 Ext Interrupt Mask Register0
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | MASK7 | MASK6 | MASK5 | MASK4 | MASK3 | | | |
Write |
RESET | 0 | 0 | 0 | 0 | 0 | - | - | - |
表E.7 Ext Interrupt Mask Register0 Description
Bits | Field | Description |
---|
7 | MASK7 |
割り込みの有効、無効を設定します。
1 : 有効
0 : 無効(割り込みをEDGEに設定している場合、割り込みの状態は保持されます。)
|
6 | MASK6 |
5 | MASK5 |
4 | MASK4 |
3 | MASK3 |
2:0 | Reserved | |
E.2.4. Ext Interrupt Mask Register1 (0xA800 0003)
Ext Interrupt Mask Register1 は、IRQ9、IRQ10、IRQ11、IRQ12、IRQ14、IRQ15からの割り込みの有効、無効を設定します。
表E.8 Ext Interrupt Mask Register1
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | MASK15 | MASK14 | | MASK12 | MASK11 | MASK10 | MASK9 | |
Write |
RESET | 0 | 0 | - | 0 | 0 | 0 | 0 | - |
表E.9 Ext Interrupt MASK Register1 Description
Bits | Field | Description |
---|
7 | MASK15 |
割り込みの有効、無効を設定します。
1 : 有効
0 : 無効(割り込みをEDGEに設定している場合、割り込みの状態は保持されます。)
|
6 | MASK14 |
5 | Reserved | |
4 | MASK12 |
割り込みの有効、無効を設定します。
1 : 有効
0 : 無効(割り込みをEDGEに設定している場合、割り込みの状態は保持されます。)
|
3 | MASK11 |
2 | MASK10 |
1 | MASK9 |
0 | Reserved | |
E.2.5. Ext Interrupt Polarity Type Register0 (0xA800 0004)
Ext Interrupt Polarity Type Register0 は、IRQ3、IRQ4、IRQ5、IRQ6、IRQ7からの割り込みの極性を設定します。
表E.10 Ext Interrupt Polarity Type Register0
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | | | | | | | | |
Write | POL7 | POL6 | POL5 | POL4 | POL3 |
RESET | 1 | 1 | 1 | 1 | 1 | - | - | - |
表E.11 Ext Interrupt Polarity Type Register0
Bits | Field | Description |
---|
7 | POL7 |
割り込みの極性を設定します。
1 : RISING EDGE または LEVEL-HIGH
0 : FALLING EDGE または LEVEL-LOW
|
6 | POL6 |
5 | POL5 |
4 | POL4 |
3 | POL3 |
2:0 | Reserved | |
E.2.6. Ext Interrupt Polarity Type Register1 (0xA800 0005)
Ext Interrupt Polarity Type Register1 は、IRQ9、IRQ10、IRQ11からの割り込みの極性を設定します。IRQ12、IRQ14、IRQ15の極性は変更できません。
表E.12 Ext Interrupt Polarity Type Register1
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | | | | | | | | |
Write | POL11 | POL10 | POL9 |
RESET | - | - | - | - | 1 | 1 | 1 | - |
表E.13 Ext Interrupt Polarity Type Register1
Bits | Field | Description |
---|
7:4 | Reserved | |
3 | POL11 |
割り込みの極性を設定します。
1 : RISING EDGE または LEVEL-HIGH
0 : FALLING EDGE または LEVEL-LOW
|
2 | POL10 |
1 | POL9 |
0 | Reserved | |
E.2.7. Ext Interrupt Detection Type Register0 (0xA800 0006)
Ext Interrupt Detection Type Register0 は、IRQ3、IRQ4、IRQ5、IRQ6、IRQ7からの割り込みの検出する種類を設定します。
表E.14 Ext Interrupt Detection Select Register0
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | | | | | | | | |
Write | DET7 | DET6 | DET5 | DET4 | DET3 |
RESET | 0 | 0 | 0 | 0 | 0 | - | - | - |
表E.15 Ext Interrupt Detection Type Register0
Bits | Field | Description |
---|
7 | DET7 |
割り込みの検出する種類を設定します。
1 : EDGE
0 : LEVEL
|
6 | DET6 |
5 | DET5 |
4 | DET4 |
3 | DET3 |
2:0 | Reserved | |
E.2.8. Ext Interrupt Detection Type Register1 (0xA800 0007)
Ext Interrupt Detection Type Register1 は、IRQ9、IRQ10、IRQ11からの割り込みの検出する種類を設定します。IRQ12、IRQ14、IRQ15はLEVEL固定です。
表E.16 Ext Interrupt Detection Type Register1
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | | | | | | | | |
Write | DET11 | DET10 | DET9 |
RESET | - | - | - | - | 0 | 0 | 0 | - |
表E.17 Ext Interrupt Detection Type Register1 Description
Bits | Field | Description |
---|
7:4 | Reserved | |
3 | DET11 |
割り込みの検出する種類を設定します。
1 : EDGE
0 : LEVEL
|
2 | DET10 |
1 | DET9 |
0 | Reserved | |
E.2.9. Ext Bus Control Register (0xA800 0008)
Ext Bus Control Register は、拡張バスのモードの切り替え、リセットの出力を行います。
表E.18 Ext Bus Control Register
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | | | | | CLK_R | MODE(1) | MODE(0) | RST |
Write |
RESET | - | - | - | - | 0 | 0 | 0 | 1 |
表E.19 Ext Bus Control Register Description
Bits | Field | Description |
---|
7:4 | Reserved | |
3 | CLK_R | クロックの位相を変更します。 1 : 反転 0 : そのまま出力 |
2:1 | MODE |
11 : ダイレクトCPUバスモード(同期)、CS3のみ
10 : Reserved
01 : ダイレクトCPUバスモード(非同期)、CS3、CS4
00 : PC/104拡張バス互換モード(非同期)
|
0 | RST |
RESET(J1の2ピン)からの出力を設定します。
1 : High
0 : Low
|
E.2.10. Ext I/F Control Register (0xA800 0009)
Ext I/F Control Register は、i.MX257のKPP_COL0/GPIO3_1ピン、KPP_COL1/GPIO3_2ピン、KPP_COL2/GPIO3_3ピン、KPP_COL3/GPIO3_4ピンの接続先を設定します。
表E.20 Ext I/F Control Register
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | | | | | | EXT_IF_SEL(1) | EXT_IF_SEL(0) | EXT_IF_EN |
Write |
RESET | - | - | - | - | - | 0 | 0 | 0 |
表E.21 Ext I/F Control Register Description
Bits | Field | Description |
---|
7:3 | Reserved | |
2:1 | EXT_IF_SEL |
i.MX257のAUD5_TXD/UART4_RXDピン、AUD5_RXD/UART4_TXDピン、AUD5_TXC/UART4_RTSピン、AUD5_TXFS/UART4_CTSピンの接続先を設定します。
00 : CON19の3(RXD4)、4(RTS4)、5(TXD4)、6(CTS4)に接続
01 : Reserved
10 : CON19の3(RXD4)、5(TXD4)とCON11の46(EXT_IO31)、47(EXT_IO32)に接続
11 : CON11の44(EXT_IO29)、45(EXT_IO30)、46(EXT_IO31)、47(EXT_IO32)に接続
|
0 | EXT_IF_EN |
セレクタの有効/無効の設定をします。
1 : 有効
0 : 無効
|
E.2.11. RTC Control Register (0xA800 000A)
RTC Control Register は、リアルタイムクロックのデータ、クロック線の制御を行います。
表E.22 RTC Control Register
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | | | | | | | RTC_SCL | RTC_SDA |
Write |
RESET | - | - | - | - | - | - | Z | Z |
表E.23 RTC Control Description
Bits | Field | Description |
---|
7:2 | Reserved | |
1 | RTC_SCL |
リアルタイムクロックへのSCL信号の制御を行います。
Write
1 : Hi-Z
0 : Low
Read
'1'をWriteすると、読み出すことができます。
|
0 | RTC_SDA |
リアルタイムクロックへのSDA信号の制御を行います。
Write
1 : Hi-Z
0 : Low
Read
'1'をWriteすると、読み出すことができます。
|
E.2.12. CPLD Version Register (0xA800 000F)
CPLD Version Register は、CPLDのバージョンレジスタです。
表E.24 CPLD Version Register
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
---|
Read | CPLD_VER |
Write | | | | | | | | |
RESET | CPLDバージョン番号 |
表E.25 CPLD Version Register Description
Bits | Field | Desctiprion |
---|
7:0 | CPLD_VER | CPLDのバージョン番号です。 |